试用D触发器设计一个异步二进制模8加/减计数器。当控制信号X=0时，计数器进行加法计数，反之做减法计数。

试用J-K触发器设计上题的模8加／减计数器。

试用下降沿触发的D触发器组成4位异步二进制加计数器，画出逻辑图。

试用负边沿JK触发器组成3位二进制异步减计数器，画出逻辑电路图。

试用负边沿D触发器组成3位二进制异步加计数器，画出逻辑电路图。

试用FPLA和D触发器实现一个模8加/减法计数器。

用D触发器作为存储元件，设计一个脉冲异步时序电路。该电路在输入端X的脉冲作用下，实现三位二进制减1计数的功能，当电路状态为“000”时，在输入脉冲作用下，输出端Z产生一个借位脉冲，平时Z输出为0。

按触发器状态转换与时钟脉冲CP的关系分类，计数器可分为（）两大类。

按触发器状态转换与时钟脉冲CP的关系分类，计数器可分为两大类

用D触发器作为存储元件，设计一个脉冲异步时序逻辑电路。该电路在输入端x的脉冲作用下，实现3位二进制减1计数的功能，当电路状态为“000”时，在输入脉冲作用下输出端Z产生一个借位脉冲，平时Z输出0。要求： （1）作出状态表和状态图 （2）确定激励函数和输出函数 （3）画出逻辑电路图

用D触发器作为存储元件，设计一个脉冲异步时序逻辑电路。该电路在输入端x的脉冲作用下，实现3位二进制减1计数的功能，当电路状态为“000”时，在输入脉冲作用下输出端Z产生一个借位脉冲，平时Z输出0。要求： （1）作出状态表和状态图 （2）确定激励函数和输出函数 （3）画出逻辑电路图