建立一个Mealy型序列检测器的原始状态图，当输入1011序列时，输出为1。(1)序列不重叠(如Z1);(2)序列可以重叠(如Z2)。

拟定101序列检测器的状态图。 (1)101序列可以重叠，如输入序列010101101，输出序列000101001。 (2)101序列不可以重叠，如输入序列010101101，输出序列000100001。 (3)用VHDL语言设计这个系列检测器。

作出序列信号检测器的状态表，凡收到输入序列为“001”或“011”时输出为1，规定被检测的序列不重叠，例如：

X：10011011

Z：00010001

同步时序电路有一个输入端和一个输出端，输入为二进制序列X₀X₁X₂…当输入序列中1的数目为奇数时输出为1，作出这个时序奇偶校验电路的状态图和状态表。

试画出101序列检测器的状态图，已知此检测器的输入序列、输出序列如下：

(1)输入A：0 1 0 1 0 1 1 0 1

输出Z：0 0 0 1 0 1 0 0 1

(2)输入A：0 1 0 1 0 1 1 0 1 0

输出Z：0 0 0 1 0 0 0 0 1 0

下图所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110(自左至右输入)时，求该电路输出Z的序列。

试用上升沿触发的D触发器设计一个1101序列检测器，它有一个输入端A和一个输出端Y

试证明：若借助栈由输入序列12...n得到的输出序列为(它是输入序列的一个排列)，则在输出序列中不可能出现这样的情形：存在着i＜j＜k使