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[主观题]
试用下降沿触发的JK触发器设计一个状态转换图如图5.10所示的异步计数电路.
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第2题
设计一个同步时序逻辑电路，当输入信号X=0时，按二进制规律递增计数：当输入信号X=1时，按循环码计数，其状态转
换图如图(a)所示。要求用两个如图(b)所示的JK触发器及若干与或非门实现，且电路最简。
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第7题
已知下降沿有效的边沿JK触发器CP、J、K及异步置1端 、异步置0端的波形如图10.3所示,试画出Q的波形
已知下降沿有效的边沿JK触发器CP、J、K及异步置1端
、异步置0端
的波形如图10.3所示,试画出Q的波形(设Q的初态为0).
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