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[主观题]
建立一个Moore型序列检测器的原始状态图，当输入011序列时，电路便输出1。
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第1题
建立一个Mealy型序列检测器的原始状态图，当输入1011序列时，输出为1。(1)序列不重叠(如Z1);(2)序列可以重叠(如Z2)。
建立一个Mealy型序列检测器的原始状态图，当输入1011序列时，输出为1。（1)序列不重叠（如Z1);（2)序列可以重叠（如Z2)。
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第2题
试画出一个序列检测器电路的ASM图及状态图。该电路的功能是：当输入的串行数据为0101（从左到右)时，输出为1，否则输出为0。要求考虑序列重叠性，当输入为010101，相当于出现两个0101序列。
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第3题
拟定101序列检测器的状态图。 （1)101序列可以重叠，如输入序列010101101，输出序列000101001。
拟定101序列检测器的状态图。 (1)101序列可以重叠，如输入序列010101101，输出序列000101001。 (2)101序列不可以重叠，如输入序列010101101，输出序列000100001。 (3)用VHDL语言设计这个系列检测器。
第4题
同步时序电路有一个输入端和一个输出端，输入为二进制序列X0X1X2…当输入序列中1的数目为奇数时输出为1，作出
同步时序电路有一个输入端和一个输出端，输入为二进制序列X0X1X2…当输入序列中1的数目为奇数时输出为1，作出这个时序奇偶校验电路的状态图和状态表。
第5题
设计一个序列检测器电路。功能是检测出串行输入数据Data中的4位二进制序列0101（自左至右输入)，
设计一个序列检测器电路。功能是检测出串行输入数据Data中的4位二进制序列0101(自左至右输入)，当检测到该序列时，输出Out=1;没有检测到该序列时，输出Out=0。要求：
(1)给出电路的状态编码，画出状态图(注意考虑序列重叠的可能性，如010101，相当于出现两个0101序列)。
(2)用JK触发器和门电路来设计此电路。
(3)用Verilog的行为描述方式描述该电路的功能。
(4)然后用QuartusII软件进行逻辑功能仿真，并给出仿真波形。
第6题
试画出101序列检测器的状态图，已知此检测器的输入序列、输出序列如下： （1)输入A：0 1 0 1 0 1 1 0 1 输出Z：
试画出101序列检测器的状态图，已知此检测器的输入序列、输出序列如下：
(1)输入A：0 1 0 1 0 1 1 0 1
输出Z：0 0 0 1 0 1 0 0 1
(2)输入A：0 1 0 1 0 1 1 0 1 0
输出Z：0 0 0 1 0 0 0 0 1 0
第7题
作出序列信号检测器的状态表，凡收到输入序列为“001”或“011”时输出为1，规定被检测的序列不重叠，例如： X：100
作出序列信号检测器的状态表，凡收到输入序列为“001”或“011”时输出为1，规定被检测的序列不重叠，例如：
X：10011011
Z：00010001
第8题
设计一个代码检测器，电路串行输入余3码，当输入出现非法数字时电路输出为0，否则为1，试作出状态图。
设计一个代码检测器，电路串行输入余3码，当输入出现非法数字时电路输出为0，否则为1，试作出Mearly状态图。
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