题目内容
(请给出正确答案)
[单选题]
在一个VHDL设计中idata 是一个信号,数据类型为integer, 数据范围0to 127, 下面哪个赋值语句是正确的()
A.idata := 32;
B. idata <= 16#A0#;
C. idata <= 16#7#E1;
D. idata := B#1010#;
单选题,请选择你认为正确的答案:
提交
查看答案
如搜索结果不匹配,请 联系老师 获取答案
A.idata := 32;
B. idata <= 16#A0#;
C. idata <= 16#7#E1;
D. idata := B#1010#;
第1题
A.idata <=“00001111”;
B.idata <= b”0000_ 1111” ;
C.idata <= X" AB”
D.idata <= B”21”:
第6题
A.信号赋值可以有延迟时间,
B.信号除当前值外还有许多相关值,如历史信息等,变量只有当前值
C.信号可以是多个进程的全局信号
D.号值输入信号时采用代入符“:=”,面不是赋值符“<=”,同时信号可以附加延时。
第7题
A.EQU伪指令定义了程序中的一个标号或者常量符号
B.EQU伪指令定义了程序执行过程中的一个变量,初值为0x45500
C.Addr一旦被赋值为0x45500,还可在汇编过程中再使用EQU重新定义新值
D.Addr是汇编过程中的一个符号,本身并不占据内存空间
第10题
A.在一个表中的主键只可以是一个字段
B.表中的主键的数据类型必须定义为自动编号或文本
C.不同的记录可以具有重复的主键值或空值
D.一个表中的主键可以是一个或多个字段
为了保护您的账号安全,请在“赏学吧”公众号进行验证,点击“官网服务”-“账号验证”后输入验证码“”完成验证,验证成功后方可继续查看答案!