题目内容
(请给出正确答案)
[单选题]
在VHDL语言中,下列对时钟边沿检测描述中,错误的是()。
A.if c1k' event and c1k = '1' then
B.if fal1ing-edge (c1k) then
C.if c1k' event and c1k = '0' then
D.if c1k' stable and not c1k = '1' then
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