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[判断题]

时序仿真用于验证设计的逻辑功能，没有延时信息，对初步的逻辑功能检测非常方便。（)

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第1题

时序仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。（)

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第2题

逻辑分析仪广泛地应用于数字系统的测试中，主要用于测试数字集成电路的逻辑功能、微处理机系统的逻辑状态以及检测数字系统的故障等。（)

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第3题

阻塞赋值（=)用于描述组合逻辑，非阻塞赋值（＜=)用于描述时序逻辑。（)

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第4题

FPGA/CPLD设计流程为:原理图/HDL文本输入→（)→综合→适配→（)→编程下载→硬件测试。

A.功能仿真、时序仿真

B.时序仿真，功能仿真

C.功能约束，时序约束

D.时序约束，功能约束

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第5题

理论逻辑如果非常有道理，那么就不需要经过数据验证。（)

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第6题

组合逻辑电路分析的任务是：对给定的逻辑电路图，找出电路的逻辑功能。（)

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第7题

FPGA在布局布线后进行的后仿真，考虑布线延时，和芯片实际的工作情况更加接近，则这是什么仿真（)？

A.功能仿真

B.模块仿真

C.时序仿真

D.系统仿真

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第8题

组合逻辑电路的设计是指在逻辑电路结构给定的情况下，确定其逻辑功能。（)

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第9题

设计校验过程包括:功能仿真、时序仿真、和（)。

A.门级仿真

B.数据流仿真

C.器件测试

D.行为级仿真

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第10题

计算机具有记忆功能但不具有逻辑判断功能。（)

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