题目内容
（请给出正确答案）
[主观题]
不完整的条件语句的描述，是Verilog描述时序电路的途径之一
答案
正确
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A.数据流描述方式
B.行为描述方式
C.过程描述方式
D.结构描述方式
E.层级描述方式
F.寻迹描述方式
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第4题
在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述 assign out1=（sel & b）|（~sel & a），这条语句对应的是课程讲解中的
A.数据流描述方式
B.行为描述方式
C.过程描述方式
D.结构描述方式
E.层级描述方式
F.寻迹描述方式
第5题
30、在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述 assign out1=（sel & b）|（~sel & a），这条语句对应的是课程讲解中的
A.数据流描述方式
B.行为描述方式
C.过程描述方式
D.结构描述方式
E.层级描述方式
F.寻迹描述方式
第6题
7、在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述 assign out1=（sel & b）|（~sel & a），这条语句对应的是课程讲解中的
A.行为描述方式
B.数据流描述方式
C.过程描述方式
D.结构描述方式
E.层级描述方式
F.寻迹描述方式
第7题
Verilog 语言与C语言的区别，下面描述不正确的是 （）
A.Verilog 语言可实现并行计算，C语言只是串行计算
B.Verilog 语言源于C语言，包括它的逻辑和延迟；
C.Verilog 语言可以描述电路结构，C语言仅仅描述算法；
D.Verilog 语言可以编写测试向量进行仿真和测试
第9题
下列说法不正确的是：
A.Verilog描述的任何变量都可能有四种不同逻辑状态的取值：0、1、x和z。
B.Verilog规定assign引导的赋值语句中左侧目标变量的类型必须是网线型wire型。
C.if语句是顺序语句，必须放在过程语句always中使用。
D.case语句是一种多分支语句，多个分支取值之间存在优先级。
