同步时序电路设计中，状态编码采用相邻编码法的目的是（)。

在同步时序逻辑电路中，电路状态是由任意触发器组成的存储电路来保存的。

同步逻辑电路设计中，状态化简的目的是使电路达到最简。

以触发器状态作为电路输出的同步时序逻辑电路属于Mealy型电路。

在设计同步时序逻辑电路时，实现相同功能，使用D触发器的电路一定比使用JK触发器的电路简单。

假定描述一个同步时序电路的最简状态表中有5个状态，则该电路中有（）个触发器，电路中存在（）个多余状态。

在同步时序逻辑电路中，将所有使用的由下降沿触发的钟控触发器改为同种类的上升沿触发的钟控触发器，对电路的功能没有影响。

异步电平时序逻辑电路的存储电路一般是由触发器组成的。

在组合逻辑电路中，临界竞争会导致错误的输出，但不会改变电路的功能；而在电平异步时序逻辑电路中，临界竞争会导致电路状态转换的不可预测，从而改变电路的预定功能。

在所设计的电路中触发器所能表示的状态数大于有效状态数时，只需要检查无效状态时，是否会出现错误输出，以免电路产生挂起现象。

在脉冲异步时序逻辑电路中，将所有使用的由下降沿触发的钟控触发器改为同种类的上升沿触发的钟控触发器，对电路的功能没有影响。