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第1题
设计要求1： 设计十进制加/减可逆计数器。 时钟为1Hz，带异步清零端。 设计要求2： 1.设计可变模（最大不超过十六进制）的加/减可逆计数器。 二者选一。
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第2题
用集成计数器设计N进制计数器时，利用同步清零端与异步清零端归零，所采用的电路状态的个数不同。
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第3题
【计算题】31、用74LS161设计一个十进制计数器，要求分别用反馈清零法和反馈置数法实现，采用反馈置数法时，数据端的数据为0110。
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第4题
用四位二进制加法计数器74161设计一个12进制计数器，要求：用异步清零法实现，画出其状态转换图和连接电路图。
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第5题
用四位二进制加法计数器74161设计一个12进制计数器，要求：用异步清零法实现，画出其状态转换图和连接电路图。
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第6题
设计一个8位二进制加法/减法计数器， clr为计数器同步复位端，clr＝0时，计数器清零，load是同步预置控制端，高电平有效。en为使能控制输入端，高电平时，计数器可进行加或减计数，up_down为加减控制端，up_down＝1加法计数，up_down＝0减法计数，clk为时钟端，data[7:0]为预置的数据端，q[7:0]为计数器的输出端。
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第7题
设计模值为81的十进制计数器至少需要（）级触发器。
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