A.assign语句一般用来描述组合逻辑电路。
B.这里的“连续”是指等号右端的任一信号发生变化，该语句立即重新计算并刷新赋值结果。
C.连续赋值语句应在过程块内使用。
D.assign语句是数据流建模常用语句。
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第1题
A.Verilog HDL支持过程赋值和连续赋值两种赋值
B.force/release 仅用于debug，对寄存器和线网均有效
C.避免使用disable语句
D.连续赋值一般给reg变量赋值
第2题
A.Verilog HDL支持过程赋值和连续赋值两种赋值
B.force/release 仅用于debug，对寄存器和线网均有效
C.避免使用disable语句
D.连续赋值一般给reg变量赋值
第7题
A.always语句不能对wire型赋值。
B.always语句之间是并行的。
C.always语句一定综合成触发器。
D.always语句用于行为描述。
第10题
A.赋值语句将变量绑定到对象
B.变量和对象必须类型相同
C.每个赋值语句只能给一个变量赋值
D.通过赋值将变量改写为新的取值
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