题目内容
（请给出正确答案）
[主观题]
若写时钟50MHz，读时钟40MHz，如果不丢失地将10万个数据送入读时钟域下游节点，则FIFO深度应设置为多少？
答案
设计一个模为24_999_999的计数器,当计数到24_999_999时,让输出状态翻转。
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A.64
B.72
C.80
D.160
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第2题
假定CPU通过存储器总线读取数据的过程为：发送地址和读命令需1个时钟周期，存储器准备一个数据需8个时钟周期，总线上每传送1个数据需1个时钟周期。若主存和cache之间交换的主存块大小为64B，存取宽度和总线宽度都为4B，则cache的一次缺失损失至少为多少个时钟周期？
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第3题
假定CPU通过存储器总线读取数据的过程为：发送地址和读命令需1个时钟周期，存储器准备一个数据需8个时钟周期，总线上每传送1个数据需1个时钟周期，若主存和cache之间交换的主存块大小为64B，存取宽度和总线宽度都为8B，则cache的一次缺失损失（缺失开销）至少为（）个时钟周期。
A.80
B.64
C.72
D.160
第6题
实验开发板的时钟为50MHZ，实验中要求设计的计数器时钟为5HZ，则分频器的分频比应为多少？采用实验介绍的分频方法，verilog语句中的分频计数范围应设为多少？
A.10k,0~49999
B.10K,0~499999
C.10M,0~499999
D.10M, 0~4999999
第10题
在以下程序中，Clk_50M为频率为50MHz的系统时钟，则下列说法中正确的有 reg Clk; reg [31:0] Cnt; always@（posedge Clk_50M or negedge Rst) begin if（!Rst) begin Cnt <= 1; Clk <= 1; end else begin if（Cnt >= 25000000) begin Cnt <= 1; Clk <= ~Clk; end else Cnt<= Cnt + 1; end end
A.该模块为同步复位
B.该模块的功能是分频器
C.若系统时钟频率为50MHz，则输出Clk的频率为2MHz
D.该程序为时序逻辑电路
