verilog语句中属于并行语句的是：

A.assign连续赋值语句

B.always过程语句

C.例化语句

D.case语句

A.连续赋值语句

B.initial块语句

C.always块语句

D.块语句中begin。。。end之间的语句

A.变量赋值语句

B.进程语句

C.多分支选择语句（case）

D.循环语句（for loop）

A.Verilog描述的任何变量都可能有四种不同逻辑状态的取值：0、1、x和z。

B.Verilog规定assign引导的赋值语句中左侧目标变量的类型必须是网线型wire型。

C.if语句是顺序语句，必须放在过程语句always中使用。

D.case语句是一种多分支语句，多个分支取值之间存在优先级。

A.过程语句

B.assign 语句

C.元件例化语句

D.case 语句

A.循环语句

B.赋值语句

C.goto语句

D.条件语句