在并联电路中，总导纳为各支路导纳之和。

A.在集总电路中，任何时刻，对于任一结点，所有流出结点的支路电流的代数和恒为零；

B.在集总电路中，任何时刻，流入一个封闭面的支路电流之和等于流出该封闭面的支路电流之和；

C.在集总电路中，任何时刻，流入结点的支路电流之和等于流出该结点的支路电流之和；

D.KCL定律是对电路中各支路电压之间施加的线性约束关系；

E.在集总电路中，任何时刻，对于任一结点，所有流入结点的支路电流的代数和恒为零；

F.KCL定律指出：在集总电路中，任何时刻，沿任一回路的各支路电流之代数和为零；

A.并联管路的总水头损失等于各支路的水头损失

B.并联管路各支路的水头损失相等

C.并联管路的总流量等于各支路的流量之和

D.串联管路的总水头损失等于各支路的水头损失之和

E.串联管路的总流量等于各支路的流量之和

A.Q值越大，通频带越宽

B.并联的总端口电流是电容电流的Q倍

C.电路的电纳为零，则感纳和容纳也为零

D.总导纳最小，端口电流幅值不变时，端口电压最大

A.Q值越大，通频带越宽

B.并联的总端口电流是电容电流的Q倍

C.电路的电纳为零，则感纳和容纳也为零

D.总导纳最小，端口电流幅值不变时，端口电压最大