以下有关快表（TLB）的叙述中，错误的是（）。

关于快表（TLB）的描述，错误的是 ：

以下是有关IA-32中线性地址向物理地址转换过程的叙述，其中错误的是（）。

以下是有关IA-32中线性地址向物理地址转换过程的叙述，其中错误的是（）。

TLB（快表）是CPU中的一个高速缓存，主要用于存放活跃页面的（）。

在存储管理中，引入快表的目的是（）。

从进程发出指定逻辑地址的访问请求，经过地址变换，到在内存中找到对应的实际物理地址单元并取出数据，所需要花费的总时间，称为内存的有效访问时间（Effective Access Time，EAT） 假设访问一次内存的时间为100ns，访问一次快表的时间为20ns。 在基本分页存储管理（没有快表）方式中，一个访存指令的EAT是多少？ 在引入快表的分页存储管理方式中，如果快表的命中率为80%，访存指令的EAT是多少？如果快表的命中率是90%呢？

页式存储管理中，采用快表的目的减少内存访问次数，加快指令的执行速度。

请求分页管理系统中，假设某进程的页表内容如下表。 页号 块号（Page Frame） 有效位（存在位） 0 101H 1 1 0 2 254H 1 页面大小为4KB，一次内存的访问时间为100ns，一次快表（TLB）的访问时间为10ns，处理一次缺页的平均时间为108ns（已含更新TLB和页表的时间），进程在内存中最多保留页面数固定为2，采用最近最少使用置换算法（LRU）和局部淘汰策略。假设①TLB初始为空；②地址转换时先访问TLB，若TLB未命中，再访问页表（忽略访问页表之后的TLB更新时间）；③有效位为0表示页面不在内存中，产生缺页中断，缺页中断处理后，返回到产生缺页中断的指令处重新执行。若访问虚地址2362H，则 （1）该虚地址的页号是多少？ （2）访问快表时间是多少？ （3）访问页表时间是多少？ （4）访问内存时间是多少？ （5）总计需多少时间？

虚拟存储器的页面有外表和慢表之分，下面关于页表的叙述中正确的是（)

何为快表？描述有快表的情况下页式地址的映射过程。

何为快表？描述有快表的情况下页式地址的映射过程。