题目内容
(请给出正确答案)
[主观题]
在VHDL语言中,下列对时钟边沿检测描述中,错误的是
A.if clk’event and clk = ‘1’ then
B.if falling_edge(clk) then
C.if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
如搜索结果不匹配,请 联系老师 获取答案
A.if clk’event and clk = ‘1’ then
B.if falling_edge(clk) then
C.if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
第1题
A.if c1k' event and c1k = '1' then
B.if fal1ing-edge (c1k) then
C.if c1k' event and c1k = '0' then
D.if c1k' stable and not c1k = '1' then
第4题
A.PROCESS 为一无限循环语句
B.敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动
C.当前进程中声明的变量不可用于其他进程
D.进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成
为了保护您的账号安全,请在“赏学吧”公众号进行验证,点击“官网服务”-“账号验证”后输入验证码“”完成验证,验证成功后方可继续查看答案!