在Verilog HDL中，语句“always@(posedge clk)”表示模块的事件是由clk的( )触发的。

A.条件语句： if…； else…；

B.条件语句： if…； else if…； else if…； else…；

C.多路分支语句： case（…） …； …； …； default：…; endcase

D.循环语句结构: for(…; …; …) statement;

E.条件语句： if…；

A.变量类型定义错误

B.赋值方式错误

C.标识符定义不合规范

D.语句结尾漏了“：”

A.连续赋值

B.并行赋值

C.串行赋值

D.函数赋值

A.Verilog HDL支持过程赋值和连续赋值两种赋值

B.force/release 仅用于debug，对寄存器和线网均有效

C.避免使用disable语句

D.连续赋值一般给reg变量赋值

A.Verilog HDL支持过程赋值和连续赋值两种赋值

B.force/release 仅用于debug，对寄存器和线网均有效

C.避免使用disable语句

D.连续赋值一般给reg变量赋值

A.Verilog HDL支持过程赋值和连续赋值两种赋值

B.force/release 仅用于debug，对寄存器和线网均有效

C.避免使用disable语句

D.连续赋值一般给reg变量赋值

A.Verilog HDL支持过程赋值和连续赋值两种赋值

B.force/release 仅用于debug，对寄存器和线网均有效

C.避免使用disable语句

D.连续赋值一般给reg变量赋值