A.Verilog HDL支持过程赋值和连续赋值两种赋值
B.force/release 仅用于debug，对寄存器和线网均有效
C.避免使用disable语句
D.连续赋值一般给reg变量赋值
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第1题
A.Verilog HDL支持过程赋值和连续赋值两种赋值
B.force/release 仅用于debug，对寄存器和线网均有效
C.避免使用disable语句
D.连续赋值一般给reg变量赋值
第2题
A.Verilog HDL支持过程赋值和连续赋值两种赋值
B.force/release 仅用于debug，对寄存器和线网均有效
C.避免使用disable语句
D.连续赋值一般给reg变量赋值
第3题
A.Verilog HDL支持过程赋值和连续赋值两种赋值
B.force/release 仅用于debug，对寄存器和线网均有效
C.避免使用disable语句
D.连续赋值一般给reg变量赋值
第4题
A.assign语句一般用来描述组合逻辑电路。
B.这里的“连续”是指等号右端的任一信号发生变化，该语句立即重新计算并刷新赋值结果。
C.连续赋值语句应在过程块内使用。
D.assign语句是数据流建模常用语句。
第5题
A.非阻塞赋值的符号是 ＜=
B.赋值开始时，先计算赋值符号右边的表达式，然后等待赋值结束。
C.计算赋值符号右边的表达式并更新左边的表达式，执行过程不允许后面的语句执行。
D.在赋值结束时，所有赋值语句同时更新赋值符号左边的表达式。
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