在Verilog语言中Assign语句是？（)

A.assign连续赋值语句

B.always过程语句

C.例化语句

D.case语句

A.有一条if语句就有一条对应的else语句

B.可以多重嵌套

C.放在always块内

D.条件语句

A.条件语句

B.可以多重嵌套

C.放在always块内

D.有一条if语句就有一条对应的else语句

A.@后敏感信号或表达式发生变化，语句就顺序执行一次

B.wire类型变量可以在这个语句中被赋值

C.reg类型变量可以在这个语句中被赋值

D.总是循环重复执行

A.放在always块内

B.顺序语句

C.两分支语句

D.一个case语句里可以有多个default项

A.reg类型变量可以在这个语句中被赋值

B.总是循环重复执行

C.@后敏感信号或表达式发生变化，语句就顺序执行一次

D.wire类型变量可以在这个语句中被赋值

A.用于给寄存器赋初值

B.总是循环重复执行

C.常用于仿真模块中对激励向量的描述

D.不能被逻辑综合工具支持

A.case语句表达式的取值可以超出语句下面列出的值的范围

B.语句各分支表达式允许同时满足case表达式的值

C.条件语句中的选择值需要完整覆盖表达式的取值范围

D.保险起见，case语句最后分枝最好都加上default语句