题目内容（请给出正确答案）

[单选题]

在一个VHDL设计中Idata是一个信号，数据类型为integer，试指出下面那个赋值语句是错误的（)。

A.idata＜=16#20#

B.idata＜=32E2

C.idata＜=B#1010#

D.idata＜=16#A#E1

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ABCD

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更多“在一个VHDL设计中Idata是一个信号，数据类型为inte…”相关的问题

第1题

在一个VHDL设计中Idata是一个信号，数据类型为std_ logic._vector, 试指出下面那个赋值语句是错误的（)。

A.idata ＜=“00001111”;

B.idata ＜= b”0000_ 1111” ;

C.idata ＜= X" AB”

D.idata ＜= B”21”:

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第2题

在一个VHDL设计中idata是一个信号，数据类型为integer，下面哪个赋值语句是不正确的（)。

A.idata＜=16#20#

B.idata＜=32

C.idata＜=16#A#E1

D.idata＜=B#1010#

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第3题

在一个VHDL设计中idata 是一个信号，数据类型为integer，数据范围0to 127，下面哪个赋值语句是正确的（)

A.idata := 32;

B. idata ＜= 16#A0#;

C. idata ＜= 16#7#E1;

D. idata := B#1010#;

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第4题

现在一个变量为booleanb1;，下面赋值语句中正确的是（)。

A.bl=true;

B.b1=True;

C.bl=“true”.;

D.b1=0;

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第5题

下面既是并行语句又是串行语句的是（)。

A.变量赋值

B.信号赋值

C.PROCESS语句

D.WHEN...ELSE语句

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第6题

下面关于语句“AddrEQU0x45500”的理解错误的是（)。

A.EQU伪指令定义了程序中的一个标号或者常量符号

B.EQU伪指令定义了程序执行过程中的一个变量，初值为0x45500

C.Addr一旦被赋值为0x45500，还可在汇编过程中再使用EQU重新定义新值

D.Addr是汇编过程中的一个符号，本身并不占据内存空间

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第7题

在Verilog语言中对Always语句描述错误的是？（)

A.@后敏感信号或表达式发生变化，语句就顺序执行一次

B.wire类型变量可以在这个语句中被赋值

C.reg类型变量可以在这个语句中被赋值

D.总是循环重复执行

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第8题

在MySQL中，除了可以使用SET语句为变量赋值外，还可以通过SELECT…INTO为一个或多个变量赋值。（)

此题为判断题(对，错)。

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第9题

下列关于VHDL中信号说法不正确的是:（)。

A.信号赋值可以有延迟时间，

B.信号除当前值外还有许多相关值，如历史信息等，变量只有当前值

C.信号可以是多个进程的全局信号

D.号值输入信号时采用代入符“:=”,面不是赋值符“＜=”,同时信号可以附加延时。

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第10题

进程中的信号赋值语句,其信号更新是（)。

A.按顺序完成

B.比变量更快完成

C.在进程的最后完成

D.都不对

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