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[主观题]
考虑电路时延特性的Verilog仿真属于功能仿真。
答案
错误
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A.功能仿真
B.时序仿真
C.编程验证
D.逻辑综合
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第3题
下面（）文件不是应用Quartus II自带仿真工具进行仿真需要创建的仿真激励文件。
A.Block diagram / Schematic File
B.University Program VWF
C.Verilog HDL File
D.VHDL File
第6题
下列哪个流程是基于EDA软件的FPGA / CPLD一般设计流程（）。
A.设计输入->逻辑设计->逻辑综合->功能仿真->布局布线->时序仿真->编程下载
B.逻辑设计->设计输入->逻辑综合->功能仿真->布局布线->时序仿真->编程下载
C.逻辑设计->设计输入->逻辑综合->时序仿真->布局布线->功能仿真->编程下载
D.逻辑设计->设计输入->逻辑综合->布局布线->功能仿真->时序仿真->编程下载
第8题
下列哪个流程是正确的基于EDA软件的FPGA / CPLD设计流程（）。
A.设计输入→分析综合→功能仿真→编程下载→硬件测试
B.设计输入→功能仿真→分析综合→编程下载→硬件测试；
C.设计输入→功能仿真→分析综合→编程下载→硬件测试；
D.原理图输入→功能仿真→适配→编程下载→综合→硬件测试
第9题
安装好Proteus仿真软件，用Proteus软件设计使用AT89C52的P2口控制八个发光二极管轮流点亮的电路，并编写C51程序，然后在keil μVision3环境下编译调试，再下载到Proteus仿真电路的AT89C52中，要求获得正确的Proteus仿真结果。 请将Proteus仿真结果以及加了注释的C51程序截屏上传。
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第10题
运用 PSpice的基本条件（）。
A.待仿真的元器件模型必须是PSpice的仿真模型。
B.必须设置好合适的电路特性分析类型。
C.电路中应该含有激励源。
D.电路所含激励源，符合相应的电路特性分析类型的要求。
