试用下降沿触发的边沿JK触发器设计一个同步时序电路，其要求如图P5.8所示。

试用下降沿触发的D触发器设计一同步时序电路，其状态图如图题6.3.4(a)所示，S₀、S₁、S₂的编码如图题6.3.4(b)所示。

试用下降沿触发的D触发器设计一同步时序电路，其状态图如下图(a)所示，S₀、S₁、S₂的编码如下图(b)所示。